Ciao a tutti ragazzi, scrivo qui perché c'è un esercizio di elettronica dello stato solido che non riesco a capire molto bene e spero qualcuno possa aiutarmi. Ecco il testo:
In un transistore MOS a canale n, con tensione di soglia VT=0,5 V e tensione tra gate e source VGS=1.2 V (e source connesso al body), viene applicata una tensione tra drain e source di valore:
a) VDS=3V; b) VDS =0,7 V; c) VDS =0,5V.
Disegnare l’andamento qualitativo del potenziale lungo il canale, nei tre casi.
Allora studiando dalle dispense del professore sono arrivato a queste mie conclusioni:
1) A bassi valori di tensione VDS il canale è semplicemente resistivo, cioè presenta una caduta di potenziale linearmente crescente lungo il canale. e questo penso sia riguardo il caso C, visto che la tensione non supera la VT
2) Per valori alti della tensione VDS situò arrivare alla situazione limite
VMS(x) < VT
Ossia localmente il canale scompare perché non si supera la tensione di soglia. Naturalmente questo si verifica quando la tensione di drain vale almeno
VDS- VGS>VT
E questo dovrebbe essere il caso A...
Per il caso di 0,7 cioè di uguaglianza della Vt secondo me c'è semplicemente la formazione del canale e basta, ma soprattutto non capisco il professore che grafico voglia visto che sto impazzendo che sul libro non c'è nulla ( Sedra,Smith), non ne abbiamo uno di stato solido, e ho l'esonero martedì.... Vi ringrazio moltissimo. Ciao!!